Технология синтеза от Cadence упрощает дизайн специализированных ИС Renesas

Cadence Design Systems подтвердила, что Renesas Micro Systems адаптировала компилятор Encounter RTL Compiler для осуществления синтеза. Согласно данным компании, это улучшит коэффициент использования на 15%, снизит полезную площадь компонентов на 8,4%, ускорит время производственного цикла и уменьшит затраты при производстве комплексных специализированных интегральных схем.

– Renesas Micro Systems работала очень тесно с Cadence для разработки лучших в данном классе процессов анализа списка соединений, которые дадут понять на раннем этапе потенциальные структурные проблемы и возможное снижение эффективности. Средство Encounter RTL Compiler решило проблему, с которой мы сталкивались на протяжении длительного времени, – отметил Казуюки Ири, главный специалист подразделения разработки СнК в Renesas. – С предыдущей технологией мы разочаровались, имея необходимость осуществлять дополнительную разводку и трассировку каждый раз при анализе и разрешении проблем с перегретыми участками и трассируемостью. Технология от Cadence даёт нам быстрый и более эффективный по стоимости путь к производству полупроводников.

В разработке схем современных специализированных ИС существует растущий спрос на высокоскоростной, комплексный дизайн с повышенными возможностями масштабирования. Поэтому Renesas сосредоточилась на высокоплотной компоновке, высоких скоростях и коротких производственных циклах. Ранее инженерам компании было трудно решить серьёзные проблемы после использования средств размещения и трассировки, что вело к увеличению производственных циклов. Если инженеры обнаруживали перегретые участки, им приходилось использовать инструменты размещения и трассировки для обеспечения максимально возможного использования полезной площади, для корректировки размещения, оптимизации цепей и поуровневого планирования ИС.

Средство Encounter RTL Compiler даёт среду для структурного анализа списка соединений ещё на начальном этапе. Это позволяет инженерам Renesas определять проблемные структуры в схемах перед размещением и трассировкой. Применяя данную методологию, они смогут сокращать производственные циклы и снижать скопления перегретых участков, что позволит и далее улучшать коэффициент полезного использования и уменьшать размеры кристалла.